问题描述：
[填空]
下面哪种说法是正确的（）A．组合逻辑电路的输出只取决于当前时刻的输入
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下一篇：在组合逻辑电路的设计中，下面哪些verilogHDL语句形式是可行的？ A.条件语句( )if…；else…； B.条件语句( )if…；elseif…；elseif…；else…； C.多路分支语句( )case（…）…；…；…；default( )…;endcase D.循环语句结构( )for（…;…;…）statement; E.条件语句( )if…；
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