问题描述：
[单选]
在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。（）。
A．idata<=“00001111”
B．idata<=b”0000_1111”
C．idata<=X”AB”
D．idata<=B”21”
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